高速PCB設(shè)計(jì)中的串?dāng)_分析與控制.doc

高速PCB設(shè)計(jì)中的串?dāng)_分析與控制,高速PCB設(shè)計(jì)中的串?dāng)_分析與控制。
高速設(shè)計(jì)中的串?dāng)_分析與控制陳寶遠(yuǎn)表格
高速設(shè)計(jì)中的串?dāng)_分析與控制
物理分析與驗(yàn)證對(duì)于確保復(fù)雜、高速板級(jí)和系統(tǒng)級(jí)設(shè)計(jì)的成功起到越來越關(guān)鍵的作用。本文將介紹在信號(hào)完整性分析中抑制和改善信號(hào)串?dāng)_的方法，以及電氣規(guī)則驅(qū)動(dòng)的高速布線技術(shù)實(shí)現(xiàn)信號(hào)串?dāng)_控制的設(shè)計(jì)策略。
　　當(dāng)前，日漸精細(xì)的半導(dǎo)體工藝使得晶體管尺寸越來越小，因而器件的信號(hào)跳變沿也就越來越快，從而導(dǎo)致高速數(shù)字電路系統(tǒng)設(shè)計(jì)領(lǐng)域信號(hào)完整性問題以及電磁兼容性方面的問題日趨嚴(yán)重。信號(hào)完整性問題主要包括傳輸線效應(yīng)，如反射、時(shí)延、振鈴、信號(hào)的過沖與下沖以及信號(hào)之間的串?dāng)_等，其中信號(hào)串?dāng)_最為復(fù)雜，涉及因素多、計(jì)算復(fù)雜而難以控制。所以今天的電子產(chǎn)品設(shè)計(jì)迫切需要區(qū)別于傳統(tǒng)設(shè)計(jì)環(huán)境、設(shè)計(jì)流程和設(shè)計(jì)方法的全新思路、流程、方法和技術(shù)。
　　技術(shù)已經(jīng)研發(fā)出一整套高速和電路板級(jí)系統(tǒng)的設(shè)計(jì)分析工具和方法學(xué)，這些技術(shù)涵蓋高速電路設(shè)計(jì)分析的方方面面：靜態(tài)時(shí)序分析、信號(hào)完整性分析、設(shè)計(jì)、地彈反射分析、功率分析以及高速布線器。同時(shí)還包括信號(hào)完整性驗(yàn)證和，設(shè)計(jì)空間探測(cè)、互聯(lián)規(guī)劃、電氣規(guī)則約束的互聯(lián)綜合，以及專家系統(tǒng)等技術(shù)方法的提出也為高效率更好地解決信號(hào)完整性問題提供了可能。信號(hào)完整性分析與設(shè)計(jì)是最重要的高速板級(jí)和系統(tǒng)級(jí)分析與設(shè)計(jì)手段，在硬件電路設(shè)計(jì)中扮演著越來越重要的作用，這里將討論信號(hào)完整性問題中的信號(hào)串?dāng)_。
串?dāng)_解決方案
　　信號(hào)之間由于電磁場(chǎng)的相互耦合而產(chǎn)生的不期望的噪聲電壓信號(hào)稱為信號(hào)串?dāng)_。串?dāng)_超出一定的值將可能引發(fā)電路誤動(dòng)作從而導(dǎo)致系統(tǒng)無法正常工作。解決串?dāng)_問題問題可以從以下幾個(gè)方面考慮：
在可能的情況下降低信號(hào)沿的變換速率
　　通常在器件選型的時(shí)候，在滿足設(shè)計(jì)規(guī)范的同時(shí)盡量選擇慢速的器件，并且避免不同種類的信號(hào)混合使用，因?yàn)榭焖僮儞Q的信號(hào)對(duì)慢變換的信號(hào)有潛在的串?dāng)_危險(xiǎn)。
采用屏蔽措施
　　為高速信號(hào)提供包地是解決串?dāng)_問題的一個(gè)有效途徑。然而，包地會(huì)導(dǎo)致布線量增加，使原本有限的布線區(qū)域更加擁擠。另外，地線屏蔽要達(dá)到預(yù)期目的，地線上接地點(diǎn)間距很關(guān)鍵，一般小于信號(hào)變化沿長(zhǎng)度的兩倍。同時(shí)地線也會(huì)增大信號(hào)的分布電容，使傳輸線阻抗增大，信號(hào)沿變緩。
合理設(shè)置層和布線
　　合理設(shè)置布線層和布線間距，減小并行信號(hào)長(zhǎng)度，縮短信號(hào)層與平面層的間距，增大信號(hào)線間距，減小并行信號(hào)線長(zhǎng)度在關(guān)鍵長(zhǎng)度范圍內(nèi)，這些措施都可以有效減小串?dāng)_。
設(shè)置不同的布線層
　　為不同速率的信號(hào)設(shè)置不同的布線層，并合理設(shè)置平面層，也是解決串?dāng)_的好方法。
阻抗匹配
　　如果傳輸線近端或遠(yuǎn)端終端阻抗與傳輸線阻抗匹配，也可